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如何简化FPGA测试和调试

发布时间:2020-07-01 01:59:04 阅读: 来源:标价机厂家

FPGA的设计速度、尺寸和复杂度明显增加,使得整个设计流程中的验证和调试成为当前FPGA系统的关键部分。获得FPGA内部信号有限、FPGA封装和印刷电路板电气噪声,这一切使得设计调试和检验变成设计周期中最困难的流程。此外,几乎当前所有的像CPU、DSP、ASIC等高速芯片的总线,除了提供高速并行总线接口外,正迅速向高速串行接口的方向发展。FPGA也不例外,每一条物理链路的速度从600Mbps到高达10Gbps,高速IO的测试和验证更成为传统专注于FPGA内部逻辑设计的设计人员面临的巨大挑战。这些挑战使设计人员会把绝大部分设计周期时间放在调试和检验设计上。

本文引用地址:设计阶段即应考虑测试问题

在FPGA系统设计完成前,有两个不同的阶段:设计阶段、调试和检验阶段。设计阶段的主要任务是输入、仿真和实现;调试和检验阶段的主要任务是检验设计,校正发现的任何错误。

在设计阶段不仅要设计,而且要使用仿真工具开始调试。实践证明,正确使用仿真技术为找到和校正设计错误提供了一条有效的途径。但是,不应依赖仿真作为调试FPGA设计的唯一工具,有许多问题仅仅通过仿真是无能为力的。

此外,还需要提前考虑调试和检验阶段,规划怎样在线快速调试FPGA,这可以定义整体调试方法,帮助识别要求的任何测试测量工具,确定选择的调试方法对电路板设计带来的影响。针对可能选用的FPGA存在的高速总线,除了考虑逻辑时序的测试和验证外,应该充分考虑后面可能面临的信号完整性测试和分析难题。

在调试阶段,必需找到仿真没有找到的棘手问题。怎样以省时省力的方式完成这一工作是一个挑战。

嵌入式逻辑分析仪只能进行状态分析

在设计阶段需要作出的关键选择是使用哪种FPGA调试方法。在理想情况下,希望有一种方法可以移植到所有FPGA设计中,能够洞察FPGA内部运行和系统运行过程,为确定和分析棘手的问题提供相应的处理能力。基本在线FPGA调试方法有两种:使用嵌入式逻辑分析仪以及使用外部逻辑分析仪。选择使用哪种方法取决于项目的调试需求。

主要FPGA厂商针对器件的在线调试都提供了嵌入式逻辑分析仪内核。这些知识产权模块插入FPGA设计中,同时提供触发功能和存储功能。它们使用FPGA逻辑资源实现触发电路,使用FPGA存储模块实现存储功能。它们使用JTAG配置内核操作,并用来把捕获的数据传送到PC上进行查看。由于嵌入式逻辑分析仪使用内部FPGA资源,因此其通常用于大型FPGA,这些大型FPGA可以更好地消化插入内核带来的开销。一般来说,用户希望内核占用的FPGA逻辑资源不超过可用资源的5%。与任何调试方法一样,还要知道这种方法存在的部分矛盾。

在针脚与内部资源上,嵌入逻辑分析仪内核不使用额外的测试针脚,因为它通过现有的JTAG针脚访问内核。这意昧着即使设计受到FPGA针脚限制,您也可以使用这种方法。矛盾在于,它使用的内部FPGA逻辑资源和存储模块可以用来实现设计。此外,由于使用片内内存存储捕获的数据,因此内存深度一般相对较浅。

嵌入式逻辑分析仪核心的探测非常简单。它使用现有的JTAG针脚,因此不必担心怎样把外部逻辑分析仪连接到系统上。矛盾在于,尽管嵌入式逻辑分析仪可以查看FPGA操作,但没有一种方式把这些信息与电路板级或系统级信息时间关联起来。而把FPGA内部的信号与FPGA外部的信号关联起来对解决最棘手的调试挑战至关重要。在分析方法上,嵌入式逻辑分析仪只能进行状态分析。

从成本与灵活性上分析,大多数FPGA厂商提供了嵌入式逻辑分析仪内核,而其价格要低于全功能外部逻辑分析仪。虽然用户希望更多的功能,但嵌入式逻辑分析仪内核的功能无论通用性、分析方式、触发能力,还是存储和分析能力都弱于全功能外部逻辑分析仪,而用户通常需要这些功能,来捕获和分析棘手的调试挑战。例如,嵌入式逻辑分析仪只能在状态模式下操作,它们捕获与FPGA设计中已有的指定时钟同步的数据,因此不能提供精确的信号定时关系。

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